Übersetzung für "Planar transistor" in Deutsch

The transistor may alternatively be configured as a planar transistor.
Der Transistor kann alternativ als planarer Transistor ausgestaltet sein.
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The MOS-FET is a planar transistor.
Der MOS-FET ist ein planarer Transistor.
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Consequently, the planar field-effect transistor 152 contains, inter alia:
Somit enthält der planare Feldeffekttransistor 152 u.a.:
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In this case, a planar MOS transistor and a DMOS transistor are integrated with one another.
Dabei werden ein planarer MOS-Transistor und ein DMOS-Transistor miteinander integriert.
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The planar MOS transistor serves for the writing of items of information and the thin-film transistor serves to read out items of information.
Der planare MOS-Transistor dient zum Einschreiben von Informationen, der Dünnfilmtransistor zum Auslesen von Informationen.
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The low leakage current of the planar SOI transistor 152 also prevents a rapid discharging of the storage capacitance.
Auch der geringe Leckstrom des planaren SOI-Transistors 152 verhindert eine schnelle Entladung der Speicherkapazität.
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The method according to the invention is particularly suitable for fabricating a planar field-effect transistor together with the capacitor.
Das erfindungsgemäße Verfahren ist besonders geeignet zur Herstellung eines planaren Feldeffekttransistors gemeinsam mit dem Kondensator.
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We use this undercut to insure that there is a selected minimum distance between the periphery of one impurity region and another, e.g., the emitter and base of a planar transistor.
Im vorliegenden Fall wird diese Unterschneidung oder Unterätzung dazu benutzt sicherzustellen, daß zwischen dem Umfang einer mit Störelementen dotierten Zone und einer anderen, d.h. beispielsweise der Emitter- und der Basiszone eines planaren Transistors ein vorbestimmter kleinster Abstand eingehalten wird.
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In DE-OS No. 30 09 434 a process is described for manufacturing a monolithic integrated circuit comprising at least one bipolar planar transistor whose emitter region is formed in one surface side of a semiconducting substrate into the base region, which is diffused into the collector region.
Aus der DE-A- 30 09 434 ist ein Verfahren zum Herstellen einer monolithisch integrierten Schaltung mit mindestens einem bipolaren Planartransistor bekannt, dessen Emitterzone an einer Oberflächenseite eines halbleitenden Substrats in die Basiszone eingesetzt ist, welche in die Kollektorzone eindiffundiert wird.
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The drawings schematically show a section of such a monolithic integrated solid-state circuit in the usual oblique view, with the bipolar planar transistor being fabricated in the opening (window) 31 provided for in the layer of field oxide 2, with an N-channel field-effect transistor being fabricated within the area 32, and with a P-channel field-effect transistor being fabricated within the opening (window) 33 of the layer of field oxide 2.
Die Figuren zeigen schematisch einen Ausschnitt einer solchen monolithisch integrierten Festkörperschaltung in üblicher Schrägschnittansicht, wobei der bipolare Planartransistor in der Öffnung 31 der Feldoxidschicht 2, ein N-Kanal-Feldeffettransistoren innerhalb der Bereich 32 und ein P-Kanal-Feldeffekttransisitor innerhalb der Öffnung 33 der Feldoxidschicht 2 hergestellt wird.
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A method of making a monolithic integrated circuit comprising at least one pair of complementary Si-gate field-effect transistors and at least one NPN type of planar bipolar transistor is described in an article by B. Hoeffinger and G. Zimmer, "New CMOS Technologies", published in "Solid State Devices", 1980, edited by J. E. Carroll, pages 114 to 117.
Aus dem Aufsatz "New CMOS technologies" von B. Hoeffinger und G. Zimmer in der Veröffentlichung "Solid State Devices" 1980, Herausgeber J.E.Carroll, Seiten 114 bis 117 ist ein Verfahren zum Herstellen einer monolithisch integrierten Schaltung mit mindestens einem Paar von komplementären Si-Gate-Feldeffekttransistoren und mindenstens einem planaren NPN-Bipolartransistor bekannt.
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Therefore, the embodiment to be described hereinafter with reference to the figures of the accompanying drawings, simultaneously also serves to describe this combination relating to the manufacture of a monolithic integrated circuit having a high breakdown voltage insulated-gate field-effect transistor in which the source zone, as well as the drain zone are each surrounded by one partial zne, and having a planar bipolar transistor.
Das im folgenden anhand der Figuren der Zeichnung beschriebene Ausführungsbeispiel dient daher zugleich auch zur Beschreibung dieser Kombination der Herstellung einer monolithisch integrierten Schaltung mit einem hochsperrenden Isolierschicht-Feldeffekttransistor, dessen Sourcezone als auch Drainzone von je einer Teilzone umgeben ist und mit einem planaren Bipolartransistor.
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According to the improvement, a monolithic integrated circuit can be fabricated which contains not only a planar transistor but also an insulated-gate field-effect transistor, the two transistors being formed simultaneously at a main surface of the semiconductor substrate.
Nach dieser Weiterbildung kann eine monolithisch integrierte Schaltung hergestellt werden, die nicht nur einen Planartransistor, sondern auch noch einen Isolierschicht-Feldeffekttransistor enthält, die gleichzeitig an der einen Hauptfläche des Halbleitersubstrats hergestellt werden.
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In the process according to the invention, in addition to the conventional two photoresist processes for opening the contact holes and for manufacturing the interconnecting pattern, two photoresist processes are used with one photoresist mask each for manufacturing the regions of the planar transistor.
Bei dem Verfahren kommen außer den üblichen beiden Photolackprozessen zum Öffnen der Kontaktlöcher und zum Herstellen des Leitbahnenmusters lediglich zwei Photolackprozesse mit je einer Photolackmaske zum Herstellen der Zonen des Planartransistors zur Anwendung.
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If, in this embodiment, the trenches are formed with a width F and a spacing F, F being the smallest structure size that can be produced with the respective technology, and if the dimension of the source/drain regions and of the channel region of the planar MOS transistors in the direction of the rows is in each case chosen to correspond to F, then s first memory cell having a planar MOS transistor and a second memory cell having a vertical MOS transistor are arranged on an area of 2 F2.
Werden in dieser Ausführungsform die Gräben mit einer Breite F und einem Abstand F gebildet, wobei F die in der jeweiligen Technologie kleinste herstellbare Strukturgröße ist, und wird die Abmessung der Source/Drain-Gebiete und des Kanalgebiets der planaren MOS-Transistoren in Richtung der Zeilen jeweils entsprechend F gewählt, so sind auf einer Fläche von 2 F 2 eine erste Speicherzelle mit einem planaren MOS-Transistor und eine zweite Speicherzelle mit einem vertikalen MOS-Transistor angeordnet.
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In comparison to a planar MOS transistor which is manufactured with the same structural fineness as the columns, the selection transistor and the memory transistor of the preferred embodiment of the present invention comprise a channel width that is larger by a factor of 4.
Im Vergleich zu einem planaren MOS-Transistor, der mit derselben Strukturfeinheit hergestellt wird wie die Säulen, weisen der Auswahltransistor und der Speichertransistor in dieser Ausführungsform eine um einen Faktor 4 größere Kanalweite auf.
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Each two source/drain regions 14a on the main area 2 and that part of the p-doped substrate 1 which adjoins the main area 2 in between, with or without a depletion channel 3, as well as the further gate dielectric 12 arranged thereabove and that part of the respective first word line 13 which is arranged thereabove form respective planar MOS transistor.
Je zwei Source/Drain-Gebiete 14a an der Hauptfläche 2 und der dazwischen an die Hauptfläche 2 angrenzende Teil des p-dotierten Substrats 1 mit oder ohne Depletion-Kanal 3 sowie das darüber angeordnete weitere Gatedielektrikum 12 und der darüber angeordnete Teil der jeweiligen ersten Wortleitung 13 bilden jeweils einen planaren MOS-Transistor.
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FIG. 19 a is a cross-sectional view through a seventh substrate after the production of a seventh MRAM cell configuration, in which a memory cell contains a planar transistor, and the memory cell is connected between a write line and a bit line;
Figur 19a zeigt einen Querschnitt durch ein siebtes Substrat, nach Erzeugung einer siebten MRAM-Zellenanordnung, bei der eine Speicherzelle einen planaren Transistor umfaßt, und die Speicherzelle zwischen einer Schreibleitung und einer Bitleitung geschaltet ist.
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