Translation of "Instruction address register" in German
The
address
received
by
the
instruction
address
register
indicates
the
first
instruction
of
an
interrupt
routine
required
for
the
execution
or
servicing
of
an
interrupt
request
of
a
corresponding
interrupt
source.
Die
reale
Adresse,
die
sich
somit
in
einem
Instruktionsadressenregister
befindet,
zeigt
auf
die
erste
Instruktion
einer
Unterbrechungsroutine,
die
für
die
Ausführung
oder
Bedienung
einer
Unterbrechungsanforderung
der
entsprechenden
Unterbrechungsquelle
erforderlich
ist.
EuroPat v2
Each
stage
is
also
associated
with
a
base
address
register
and
an
instruction
address
register,
the
latter
receiving
an
address
formed
by
adding
a
function
associated
with
the
respective
interrupt
level
to
the
base
address.
Ein
Basisadressenregister
und
ein
Instruktionsadressenregister,
in
dem
die
Basisadresse
mit
der
jeweiligen
Unterbrechungsunterstufe
kombiniert
wird,
um
eine
Instruktionsadresse
zu
bilden,
ist
ebenfalls
jeder
Stufe
zugeordnet.
EuroPat v2
In
the
next
instruction
cycle
T1,
the
instruction
is
read
from
instruction
storage
1
into
operation
register
4,
and
at
the
same
time
the
next
instruction
address
B
is
read
into
instruction
address
register
2.
Im
nächsten
Befehlszyklus
T1
wird
der
Befehl
aus
dem
Befehlsspeicher
1
in
das
Operationsregister
4
eingelesen
und
gleichzeitig
die
nächste
Befehlsadresse
B
in
das
Befehlsadressenregister
2
eingelesen.
EuroPat v2
AND
gate
3
controls
via
its
output
instruction
address
register
2
so
that
in
the
next
instruction
cycle
it
can
be
loaded
with
a
new
instruction
address.
Das
UND-Glied
3
steuert
über
seinen
Ausgang
das
Befehlsadressenregister
2,
so
dass
dieses
im
nächsten
Befehlszyklus
mit
einer
neuen
Befehlsadresse
geladen
werden
kann.
EuroPat v2
Up
to
this
moment
which
occurs
in
instruction
cycle
T3
no
new
instruction
addresses
could
be
loaded
into
instruction
address
register
2
during
each
instruction
cycle
because
of
the
gradual
build-up
of
the
pipeline.
Bis
zu
diesem
Zeitpunkt,
der
im
Befehlszyklus
T3
liegt,
konnten
wegen
des
allmählichen
Aufbaus
des
Fliessbandes
nicht
während
jedes
Befehlszyklus
neue
Befehlsadressen
in
das
Befehlsadressenregister
2
geladen
werden.
EuroPat v2
For
writing
access
to
said
register
the
first
processor
P
1
outputs
a
data
succession
via
the
first
data
connection
CON
1,
which
contains
at
least
the
following
data/information:
a
write
instruction,
a
register
address,
and
a
user
data
item.
Für
einen
Schreibzugriff
auf
dieses
Register
gibt
der
erste
Prozessor
P1
über
die
erste
Datenverbindung
CON1
eine
Datenfolge
aus,
die
wenigstens
folgende
Daten/Informationen
enthält:
einen
Schreibbefehl,
eine
Registeradresse
und
ein
Nutzdatenwort.
EuroPat v2
For
reading
access
to
the
register
arranged
in
the
second
clock
domain,
the
data
succession
transferred
from
the
first
processor
P
1
to
the
first
processing
and
memory
circuit
10
comprises
the
following
data/information:
a
read
instruction,
a
register
address
stating
the
address
at
which
the
register
is
to
be
read
out.
Für
einen
Lesezugriff
auf
das
in
der
zweiten
Taktdomäne
angeordnete
Register
umfasst
die
von
dem
ersten
Prozessor
P1
an
die
erste
Verarbeitungs-
und
Speicherschaltung
10
übersandte
Datenfolge
wenigstens
folgende
Daten/Informationen:
einen
Lesebefehl,
eine
Registeradresse,
die
die
Adresse
angibt,
an
der
das
Register
ausgelesen
werden
soll.
EuroPat v2
As
suggested
previously,
interrupt
requests
queued
in
the
buffers
BU
of
the
processing
elements
PE
are
preprocessed,
to
form
an
initial
routine
address,
by
adding
to
a
predetermined
part
of
each
request
(i.e.,
the
SLVL
field)
a
base
address,
via
an
arithmetic
and
logic
unit
ALU
in
each
processing
element.
Each
routine
address
is
transferred
via
a
second
buffer
operated
in
accordance
with
the
known
FIFO
algorithm
into
one
or
more
instruction
address
registers
IAR
in
the
respective
processing
element
for
transmittal
to
a
single
or
multi-processing
system
which
performs
the
task
routine.
Die
in
den
Pufferspeichern
der
Verarbeitungselemente
zwischengespeicherten
Unterbrechungsanforderungen
werden,
wie
bereits
erwähnt
wurde,
hinsichtlich
eines
bestimmten
Teils,
nämlich
der
Unterbrechungsunterstufe
SLVL,
mit
einer
Basisadresse
in
einer
in
jedem
Verarbeitungselement
vorhandenen
artthmetischen
und
logischen
Einheit
ALU
verknüpft
und
über
einen
-
zweiten
Zwischenspeicher,
der
nach
dem
bekannten
FIFO-Algorithmus
betrieben
wird,
in
ein
oder
mehrere
Instruktionsadressenregister
eines
jeweiligen
Verarbeitungselementes
für
eine
Einfach-
oder
Mehrfachverarbeitung
übertragen.
EuroPat v2