Translation of "Jk-flipflop" in English
Die
von
der
Ubertragungseinheit
M2
gemeinsam
mit
den
Datensignalen
D5
abgegebenen
Empfangstakte
E1
mit
der
Folgefrequenz
von
4,8
kHz
werden
über
die
Trennstufe
T3
dem
JK-Flipflop
F3
zugeführt.
The
receiver
pulses
E1
with
the
repetition
rate
of
4.8
kHz
output
by
the
transmission
unit
M2,
and
in
conjunction
with
data
signals
D5,
are
conveyed
to
the
JK
flip-flop
F3
via
separator
stage
T3.
EuroPat v2
Die
Schaltung
enthält
ein
JK-Flipflop
7,
an
dessen
J-Eingang
der
Umschaltvorgang
durch
die
Regelspannung
u
R
lediglich
vorbereitet
wird.
The
circuit
contains
a
JK
flipflop
7,
at
the
J
input
of
which
the
future
event
is
merely
prepared
by
the
regulating
voltage
uR.
EuroPat v2
Die
einseitig
an
die
Klemme
10
angeschlossenen
Positionier-Schaltglieder
11,
12
sind
über
ein
ODER-Gatter
90
einmal
an
dem
Setzeingang
S
des
Flipflops
56,
weiterhin
an
den
Takteingang
des
numehr
als
JK-Flipflop
57'
ausgebildeten
Flipflops
57
und
schließlich
an
den
Eingang
eines
Verzögerungsglieds
91
angeschlossen.
The
previously
described
position
switches
11,
12
are
connected
at
one
contact
to
the
point
10
which
supplies
a
positive
potential
and
at
the
other
contact
are
connected
via
an
OR
gate
90
to
the
set
input
S
of
the
flip-flop
56
and,
at
the
same
time,
to
the
clock
input
of
a
JK
flip-flop
57'
which
takes
the
place
of
the
previous
flip-flop
57
and
also
to
the
input
of
a
timing
circuit
91.
EuroPat v2
Bei
einer
solchen
Schaltung
kann
auf
einen
zusätzlichen
Inverter
zur
Gewinnung
der
negierten
Steuerspannung
verzichtet
werden,
da
ein
JK-Flipflop
bereits
einen
negierenden
Ausgang
bereit
hält.
With
such
a
circuit
no
supplementary
inverter
for
obtaining
the
negated
control
voltage
is
used,
because
a
JK
flipflop
already
has
an
output
Q
for
the
inverse
of
the
noninverted
output
Q.
EuroPat v2
Ein
Register
bezeichnet
hier
auch
nicht
nur
ein
Speicherelement,
das
einen
Eingangswert
übernehmen
sondern
auch
zusätzlich
oder
alternativ
auch
einen
Wert
setzen,
rücksetzen
(dies
mit
JK-FlipFlop
bezeichnet)
oder
bedingt
speichern
(dies
wird
mit
FlipFlop
/Register
mit
Enable
bezeichnet)
kann.
Here,
a
register
also
refers
not
only
to
a
memory
element
that
can
accept
an
input
value
but
that
can
also
additionally
or
alternatively
set
a
value,
reset
a
value
(this
is
referred
to
as
JK
flip-flop)
or
conditionally
store
it
(this
is
referred
to
as
flip-flop/register
with
enable).
EuroPat v2
Die
Phasenvergleichsstufe
6
enthält
ein
zwischen
zwei
Ausgangszuständen
umschaltendes
Schaltglied,
beispielsweise
ein
JK-Flipflop
oder
gemäß
Fig.
The
phase
comparison
stage
6
contains
a
switching
element
which
switches
between
two
output
states,
for
example
a
JK
flipflop
or,
as
shown
in
FIG.
EuroPat v2
Dieses
Verfahren
läßt
sich
beispielsweise
in
einer
integrierten
Schaltung
mit
zwei
D-Flipflops
(22,23)
durchführen,
die
die
Impulse
von
einem
JK-Flipflop
(26)
gesteuert
abwechselnd
verarbeitet.
The
equipment
can
be
an
integrated
circuit
which
has
two
D-flipflops
(22,
23)
that
alternately
process
the
pulses
under
the
control
of
a
JK-flipflop
(26).
EuroPat v2
Dadurch
wird
X17
im
JK-Flipflop
FF
in
Figur
3
'1'
und
das
UND-Gatter
U
3
wird
geöffnet.
This
causes
x17
in
the
J-K
flip-flop
FF
in
FIG.
3
to
become
`1`
and
the
AND
gate
U3
to
be
opened.
EuroPat v2
Bei
einem
D-Flipflop
oder
JK-Flipflop
ist
alternativ
nur
ein
einziger
Eingang
2a
des
Zwischenspeichers
2
zur
Steuerung
durch
den
Signalgeber
1
erforderlich.
In
the
case
of
a
D-flipflop
or
JK-flipflop,
alternatively
just
a
single
input
2
a
of
the
buffer
2
is
necessary
for
control
by
means
of
the
signal
generator
1
.
EuroPat v2
Der
Zähler
6
und
das
JK-Flipflop
7
sind
zu
Beginn
dieser
Betrachtung
auf
Null
gesetzt
beziehungsweise
gelöscht.
At
the
beginning
of
this
discussion,
counter
6
and
J-K
flip-flop
7
are
set
to
zero
or
erased.
EuroPat v2
Weil
das
JK-Flipflop
7
gesetzt
ist,
ist
das
an
dem
Q
-Ausgang
ausgegebene
Signal
RST_CNT
=
0,
was
dazu
führt,
dass
das
ODER-Gatter
11
das
Taktsignal
CLK
=
CLK
zu
einem
UND-Gatter
12
passieren
lässt.
Because
J-K
flip-flop
7
is
set,
the
signal
RST_CNT
outputted
at
the
Q
output
is
equal
to
zero,
the
result
being
that
OR
gate
11
allows
the
clock
signal
CLK=CLK
to
pass
to
an
AND
gate
12
.
EuroPat v2
Mit
der
nächsten
steigenden
Flanke
des
Taktsignals
CLK
wird
das
JK-Flipflop
7
wieder
zurückgesetzt,
weil
die
Eingänge
J
und
K
gleich
1
sind.
J-K
flip-flop
7
is
reset
again
with
the
next
rising
edge
of
clock
signal
CLK,
since
inputs
J
and
K
are
equal
to
1.
EuroPat v2
So
kann
beispielsweise
die
Multiplikationsschaltung
5
eine
Exklusiv-ODER-Schaltung
sein.
Die
Abtastschaltung
6
ist
in
besonders
vorteilhafter
Weise
als
JK-Flipflop
realisiert,
das
den
notwendigen
Takt
von
dem
Taktgenerator
9
erhält.
For
example,
the
multiplier
5
can
be
an
exclusive-OR
gate
and
the
sampling
circuit
6
is
implemented
with
a
JK
flip-flop
logic
device
which
receives
the
necessary
clock
signal
(S6)
from
the
clock
generator
9.
EuroPat v2