Translation of "Halbaddierer" in English

Eines der von dem Halbaddierer HA1 abgegebenen Signale p bzw. pn ist das richtige Ergebnis.
One of the signals p or pn, output by the half-adder HA1, is the correct result.
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So werden die Halbaddierer eingespart, deren einem Eingang sonst eine logische Eins zugeführt wird.
This saves the half-adders to one input of which a logic one is otherwise fed.
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In Figur 1 sind dann jeweils die beiden höchstwertigen Halbaddierer aller Addiererreihen durch Inverter ersetzt.
The two highest-order half-adders of all the adder rows are then respectively replaced by inverters in FIG. 1.
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Zur Realisierung der Halbaddierer, die lediglich in Blockschaltbildform angegeben sind, werden auf den Seiten 87 bis 103 a. a. 0. Hinweise auf im Handel befindliche integrierte Bipolarschaltungen gegeben.
As for the implementation of the half-adders, which are only given in the form of block diagrams, reference is made to commercially available bipolar integrated circuits on pages 87 to 103 of the above book.
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Da in den Rechenwerken 25 und 26 jeweils nur ihre Eingangsgröße um den Wert 1 zu verändern ist, können sie entsprechend einfach aufgebaut sein, indem sie pro Bitstelle jeweils nur eine an sich bekannte Halbaddierer- bzw. Halbsubtrahiererstufe enthalten, welche ihrerseits nur aus zwei Gattern besteht.
Since only the input value is to be changed only by the value 1 in the calculation mechanisms 25 and 26, in each case, they can be structured in correspondingly simple manner, in that they contain only one known half-adder or half-subtractor stage per bit position, with this stage in turn consisting of only two gates.
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Im Halbaddierer 3 wird aus dem Übertrag E i+m und der genannten Zwischensumme eine dem Stellenwert i + m zugeordnete Summe S i+m gebildet.
A sum Si+m allocated to the place value i+m is formed in the half-adder 3 from the carry Ei+m and the intermediate sum.
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Durch einen Übertrag E i+m = 0 werden alle Auswahllogikschaltungen von G2 in einen ersten Schaltzustand gesteuert, in dem sie jeweils die Übertragslogikschaltungen des ersten Übertragspfades auf die Übertragseingänge der zweiten Halbaddierer der benachbarten, höherwertigen Stufen bzw. (im Falle der Schaltung 18) den Ausgang 12 auf den Ausgang 19 der Gruppe G2 durchschalten.
All selection logic elements of G2 are driven into a first switching status by a carry Ei+m =0 in which they respectively connect through the carry logic elements of the first carry path to the carry inputs of the second half-adders of the adjacent, higher-order stages or connect through the output 12 to the output 19 of the group G2 (in the case of element 18).
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Beim Auftreten eines Übertrags E i+m = 1 gelangen die Auswahllogikschaltungen der Gruppe G2 in einen zweiten Schaltzustand, in dem sie jeweils die Übertragslogikschaltungen des zweiten Übertragspfades auf die Übertraqseingänge der zweiten Halbaddierer der benachbarten, höherwertigen Stufen bzw. (im Falle der Schaltung 18) den Ausgang 14 auf den Ausgang 19 der Gruppe G2 durchschalten.
Upon appearance of a carry Ei+m =1, the selection logic elements of the group G2 proceed into a second switching status in which they respectively connect through the carry logic elements of the second carry path to the carry inputs of the second half-adders of the adjacent, higher-order stages or connect through the output 14 to the output 19 of the group G2 (in the case of element 18).
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Der Summenausgang S 0 i des ersten Volladdierers 10a wird einem weiteren Addierer, beispielsweise einem Halbaddierer oder einer EX-OR-Schaltung zugeführt.
The sum output Si0 of the first full adder 10a is supplied to a further adder, for example a half adder, or to an EXCLUSIVE OR (EXOR) circuit 11.
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Dabei werden wieder die Übertragseingänge der zweiten Halbaddierer der einzelnen Stufen mit den jeweils im ersten bzw. zweiten Übertragspfad von G2 gebildeten Überträgen beaufschlagt.
The carry inputs of the second half-adders of the individual stages are again charged with the carries respectively formed in the first or second carry path of G2.
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Durch die gruppenweise Selektion der Überträge aus den jeweils ersten oder zweiten Übertragspfaden ergeben sich für die zweiten Halbaddierer der einzelnen Stufen die benötigten Überträge, so dass die Summen S i bis S i+2m-1 gebildet werden können, die das Additionsergebnis darstellen.
The required carries result for the second half-adders of the individual stages by means of the group-wise selection of the carries from the respective first or second carry paths, so that the sums Si through Si+2m-1 which represent the addition result can be formed.
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Da den Stufen 26 bis 35 nur höchstens zwei Eingangssignale zugeführt werden, können ihre Addierer als Halbaddierer ausgebil­det sein, was durch die Bezeichnung HA angedeutet ist.
Since the stages 26 to 35 are only supplied with a maximum of two input signals, their adders can be designed as half adders which is indicated by the reference HA.
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Ebenso werden die Summenbit- und Carrybitausgänge der höchstwertigen Halbaddierer der Reihe R3 und der Volladdierer der Reihe R5 zur Vorzeichenergänzung jeweils mit Eingängen von drei Volladdierern der folgenden Addiererreihe verbunden.
Likewise, the sum-bit and carry-bit outputs of the highest-order half-adders of row R3 and of the full adders of row R5 are connected for the purpose of sign supplementation respectively to inputs of three full adders of the following adder row.
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Die Halbaddierer HA, die jeweils an den Ausgang eines zweithöchsten BOOTH-Multiplexers M27, M37, .. angeschaltet sind, an dessen Ausgang ein Partialproduktbit b 7 bzw. c 7, .. abgegeben wird, können durch einen Inverter ersetzt werden.
The half-adders HA, which are respectively connected to the output of a second-highest BOOTH multiplexer M27, M37, . . ., at the output of which a partial-product bit b7 or c7, . . . is output, can be replaced by an inverter.
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Die Realisierung dieser Berechnung läßt sich unmittelbar in Figur 6 erkennen, in der als äquivalente Schaltung der Term EPMATHMARKEREP 8 ·2 10 durch einen Halbaddierer realisiert ist.
The implementation of this calculation is to be seen directly in FIG. 6, in which the term b8 ·210 is implemented as equivalent circuit by a half-adder.
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Da beim höchstwertigen Halbaddierer der Übertrag nicht benötigt wird, muß nur das invertierte Partialproduktbit EPMATHMARKEREP verdrahtet werden (dies ist in den weiteren Addiererreihen des Multiplizierers in Figur 6 bereits erfolgt).
Since the carry is not required in the case of the highest-order half-adder, only the inverted partial product bit b has to be wired (this has already taken place in the further adder rows of the multiplier in FIG. 6).
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Dem zweithöchstwertigen Volladdierer VA45 werden die Vorzeichenbits a 5 und b 5 invertiert zugeführt und der höchstwertige Volladdierer VA46 (Figur 9) ist bereits durch einen Halbaddierer HA46 ersetzt, dem außer dem Vorzeichenbit c 5 eine konstante Eins zugeführt ist.
The second-highest-order full adder VA45 is fed the sign bits a5 and b5 inverted, and the highest-order full adder VA46 (FIG. 9) has already been replaced by a half-adder HA46, which in addition to the sign bit c5 is fed a constant one.
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Selbstverständlich kann auch beim höchstwertigen Volladdierer VA46 (Figur 9) bzw. beim Halbaddierer HA 46 (Fig. 10) eine Umformung entsprechend Formel (17) bzw. (18) durchgeführt werden.
Of course, a transformation in accordance with formula (17) or (18) can also be carried out in the case of the highest-order full adder VA46 (FIG. 9) and in the case of the half-adder HA 46 (FIG. 10).
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In einem zweiten Schritt werden die Halbaddierer HA49 und HA4A gemäß Formel (13) jeweils durch einen Inverter ersetzt.
In a second step, the half-adders HA49 and HA4A in accordance with formula (13) are respectively replaced by an inverter.
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Die allen zweithöchstwertigen Volladdierern VA35 bis VAB5 zugeführten Vorzeichenbits sind invertiert und die höchstwertigen Volladdierer sind jeweils durch einen Halbaddierer HA36, HA56.... ersetzt, dem eine konstante Eins außer dem Carry-Bit zugeführt ist.
The sign bits fed to all the second-highest-order full adders VCA35 to VAB5 are inverted, and the highest-order full adders are replaced in each case by a half-adder HA36, HA56 . . . which is fed a constant one in addition to the carry bit.
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Beim Auftreten eines Übertrags E i+m = 1 gelangen die Auswahllogikschaltungen der Gruppe G2 in einen zweiten Schaltzustand, in dem sie jeweils die Übertragslogikschaltungen des zweiten Übertragspfades auf die Übertragseingänge der zweiten Halbaddierer der benachbarten, höherwertigen Stufen bzw. (im Falle der Schaltung 18) den Ausgang 14 auf den Ausgang 19 der Gruppe G2 durchschalten.
Upon appearance of a carry Ei+m =1, the selection logic elements of the group G2 proceed into a second switching status in which they respectively connect through the carry logic elements of the second carry path to the carry inputs of the second half-adders of the adjacent, higher-order stages or connect through the output 14 to the output 19 of the group G2 (in the case of element 18).
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Im einzelnen besteht der erste Halbaddierer 1" der Stufe ST i+2m-1 aus einem eingangsseitigen NOR-Glied 33, dessen Eingänge mit den zu addierenden Bits A i+2m-1 und B i+2m-1 belegt sind.
In detail, the first half-adder 1" of the stage STi+2m-1 consists of an input-side NOR element 33 whose inputs have the bits Ai+2m-1 and Bi+2m-1 to be added.
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Die Ausgänge der einzelnen Halbaddierer liefern zusammen mit dem höchsten Stellensignal M des Arguments p als Vorzeichenstelle die Sinusfunktionswerte sz im Zweierkomplement.
The outputs of the individual half-adders, together with the most significant bit signal M of the argument p as the sign bit, provide the sinefunction values sz in the two's complement.
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